在数字电路中，d触发器是一种双稳态触发器，它的输入引脚被称为数据输入（D），状态控制输入被称为时钟（CLK），输出为Q。
常用的d触发器有D边沿触发器和D电平触发器，其中边沿触发器在时钟的上升沿或下降沿（取决于触发器类型）记录输入，而电平触发器仅在时钟保持相应状态时记录输入。d触发器可以用来存储单个比特，或者作为存储器的一部分。
一个简单的d触发器电路包含4个逻辑门：2个与门，1个非门和1个或门。其原理如下：
当时钟信号为高电平时，非门输出为低电平，与门输入的两个信号均为低电平，或门输出的信号也为低电平，此时Q保持上一次输入的电平状态。当时钟信号为低电平时，非门输出为高电平，与门输入的两个信号中至少有一个为高电平，或门输出为高电平，此时Q与输入的信号D保持一致。
